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HIPERFACE DSL® Master IP-Core
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HIPERFACE DSL® Master IP-Core
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    • 제품 특징
      설명서보 제어기에 구현하기 위한 HIPERFACE DSL® MASTER IP-Core, HIPERFACE DSL®은 모터 피드백 시스템을 위한 고속 디지털 프로토콜이며 서보 구동장치를 SICK 모터 피드백 엔코더와 연결합니다. 프로토콜 관련 세부 사항, IP-Core 세부 사항, 구현 및 테스트에 관한 모든 사항은 HIPERFACE DSL® 마스터 통합 매뉴얼(8017595) 및 HIPERFACE DSL® 마스터 안전 통합 매뉴얼(8017596)을 참고하시기 바랍니다.
      제품 범주FPGA IP-Core
      지원 프로그래밍 언어VHDL
      버전IP-Core Version 1.07
      문서HIPERFACE DSL® Master Integration Manual (8017595)
      HIPERFACE DSL® Master Safety Integration Manual (8017596)
      지원 제품

      회전식 HIPERFACE DSL® 모터 피드백 시스템

      EDS/EDM35, EKS/EKM36, EES/EEM37, EFS/EFM50, ETL70, sCon®

    • 시스템 요구사항
      인터페이스SPI, EMIFA 또는 고객 맞춤
      프로그래밍 언어VHDL
      필요한 FPGA 리소스XILINX: ± 2,400개 레지스터, 안전 관련 시스템 ± 2,800개 레지스터
      Altera: ± 3,700개 논리 요소, 안전 관련 시스템 ± 4,700개 논리 요소
      Lattice: ± 3,900개 논리 요소, 안전 관련 시스템 ± 4,500개 논리 요소
      지원하는 개발 환경XILINX ISE, XILINX Vivado, ALTERA Quartus, Lattice Diamond
    • 분류
      eCl@ss 9.019200610
      eCl@ss 10.019200610
      eCl@ss 11.019200610
      eCl@ss 12.019200610
      ETIM 5.0EC000809
      ETIM 6.0EC000809
      ETIM 7.0EC000809
      ETIM 8.0EC000809
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