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HIPERFACE DSL® Master IP-Core
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HIPERFACE DSL® Master IP-Core
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    • Produktmerkmale
      BeschreibungHIPERFACE DSL® MASTER IP-Core zur Implementierung im Servo-Regler, HIPERFACE DSL® ist ein schnelles digitales Protokoll für Motor-Feedback-Systeme, das Servoantriebe mit SICK-Motor-Feedback-Encodern verbindet. Einzelheiten zum Protokoll, IP-Core Details, alle Implementierungs- und Testaspekte entnehmen Sie bitte dem HIPERFACE DSL® Master Integration Manual (8017595) und dem HIPERFACE DSL® Master Safety Integration Manual (8017596)
      ProduktkategorieFPGA IP-Core
      Unterstützte ProgrammiersprachenVHDL
      VersionIP-Core Version 1.07
      DokumentationHIPERFACE DSL® Master Integration Manual (8017595)
      HIPERFACE DSL® Master Safety Integration Manual (8017596)
      Unterstützte Produkte

      Motor-Feedback-Systeme rotativ HIPERFACE DSL®

      EDS/EDM35, EKS/EKM36, EES/EEM37, EFS/EFM50, ETL70, sCon®

    • Systemvoraussetzungen
      SchnittstelleSPI, EMIFA oder kundenspezifisch
      ProgrammierspracheVHDL
      Benötigte FPGA RessourcenXILINX: ± 2400 Register, sicherheitsgerichtetes System ± 2800 Register
      Altera: ± 3700 Logik Elemente, sicherheitsgerichtetes System ± 4700 Logik Elemente
      Lattice: ± 3900 Logik Elemente, sicherheitsgerichtetes System ± 4500 Logik Elemente
      Unterstützte EntwicklungsumgebungXILINX ISE, XILINX Vivado, ALTERA Quartus, Lattice Diamond
    • Klassifikationen
      eCl@ss 9.019200610
      eCl@ss 10.019200610
      eCl@ss 11.019200610
      eCl@ss 12.019200610
      ETIM 5.0EC000809
      ETIM 6.0EC000809
      ETIM 7.0EC000809
      ETIM 8.0EC000809
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